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Ref : ESF-4968
Posting date : 29/07/2010
Deadline for application : 30/08/2010
Employer : ESIEE
Contract : Fixed-term
Location : noisy le grand,
Ile-de-France,
France
Salary : salaire post doc et selon expérience
ESIEE Engineering, l’école d’ingénieurs de la Chambre de Commerce et d’Industrie de Paris (208 collaborateurs dont environ 75 enseignants permanents) accueille plus de 1000 étudiants ingénieurs.
Elle prépare aux carrières des sciences et technologies de l’information et de la communication : informatique, électronique, télécommunications, systèmes embarqués, réseaux.
ESIEE Paris (ESIEE Engineering + ESIEE Management) est membre fondateur d’université Paris Est, pôle scientifique dédié à la recherche et aux formations doctorales et membre du consortium VITRES (Ville, Infrastructures de Transports, Réseaux et Services) qui a reçu le label Carnot en 2007.
 Details
Architecture matérielle dédiée pour la segmentation et la compression de documents scannés
Dans cette étude on s’intéresse à l’étude algorithmique de la segmentation en couches de documents scannés (segmentation de la page et classification des données en couches : avant plan, arrière et masque) et de la compression adaptée à chacune de ces couches. Cette étude algorithmique nous permettra de choisir la méthode de segmentation associée à des phases de corrections adaptées pour tout type de document scanné. L’évaluation de différentes approches de compression par exemples : JPEG, JPEG2000, JBIG2, PNG appliquées de façon appropriée à ces différentes couches permettra de choisir en fonction du taux de compression et de la qualité du résultat, la méthode compatible avec chacune de ces couches.
Cette étude algorithme : segmentation et compression sera suivie d’une étude d’Adéquation Algorithme Architecture dans le but est d’obtenir une architecture matérielle dédiée implémentable sur circuit FPGA.
Il s’agit de concevoir et réaliser :
Etape 1. Une implémentation matérielle sous la forme d’un IP (Intellectual Property) pour l’étape de segmentation
Etape 2. Une implémentation matérielle sous la forme d’un IP pour l’étape de compression traitant en parallèle compression de chacune des couches issues de la segmentation
Les 2 précédentes conceptions seront suivies d’une étape de tests, qualification et
intégration.
Ces 2 étapes seront précédées d’une étude Adéquation Algorithme Architecture : il s’agira pour chacun des algorithmes de faire une évaluation en termes de complexité de calculs (nombre et type d’opération), de mémorisation (taille mémoire, type de mémoire, nombre de cycles d’accès nécessaire pour un traitement élémentaire) et d’entrées/sorties. Cette phase d’évaluation sera suivie d’une part par l’évaluation d’optimisations algorithmiques et d’autre par une étude et le choix la structure matérielle la plus adaptée (respect des contraintes temporelles tout en minimisant les ressources : ressources de calculs et ressources mémoire). Cette étude s’appuiera aussi sur un état de l’art des travaux sur les implémentations matérielles portant sur les algorithmes à implémenter.
La conception comprendra la définition de l’architecture générale de chaque IP et son séquencement général : définition de l’architecture de chaque bloc, Codage en VHDL, simulation et synthèse, intégration et évaluation sur un kit à base de FPGA.
References bibliographiques :
Léon Bottou, Patrick Haffner, Yann LeCun, Paul Howard, Pascal Vincent, Bill Riemers. DjVu: Un Système de Compression d'Images pour la Distribution Réticulaire de Documents Numérisés.
Cédric Sibade. Thèse : Compression de Données pour les Systèmes de Traitement de Documents Grand Format.
P.Howard, F.Kossentini, B.Martins, S.Forchhammer, W.Rucklidge, F.Ono. The Emerging JBIG2 Standard.
Yan Ye et Pamela Cosman. Dictionnary design for Text Image Compression with JBIG2.
Mohamed AKil, Laurent Perroton, Thierry randpierre. FPGA-based architecture for
hardware compression/decompression of wide format images. Journal of Real-Time Image Processing. Volume 1, Number 2, December 2006, pages 63-170.
Candidate profile
doctorat dans le domaine de l'informatique/Electronique. Profil de type
conception d'architecture matérielle dédiée, circuit FPGA, très bonne maîtrise en algorithmique et programmation. Capable de mener une étude de type Adéquation Algorithme Architecture
Application process
merci d'envoyer votre CV et lettre de motivation par mail à : akilm@esiee.fr
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